Макетная плата для оценки ошибок ПЛИС JTAG Open3S500E, стандарт # XC3S500E Spartan-3E, XILINX ПЛИС + комплект ядра XC3S500E

Обзор

Open3S500EЯвляется макетной платой FPGA, которая состоит из материнской платыDVK600И основная плата FPGACore3S500E.

Open3S500E поддерживает дальнейшее расширение с различными дополнительными досками аксессуаров для конкретного применения. Модульная и открытая конструкция делает его идеальным для начала разработки приложений с устройствами ПЛИС серии XILINX Spartan-3E.

Что на материнской плате Разъем основной платы FPGA CPLD:Для легкого подключения основных плат, которые объединяют встроенный чип FPGA CPLD Интерфейс 8I/Os_1,Для подключения досок/модулей Интерфейс 8I/Os_2,Для подключения досок/модулей Интерфейс 16I/Os_1,Для подключения досок/модулей Интерфейс 16I/Os_2,Для подключения досок/модулей Интерфейс 32I/Os_1,Для подключения досок/модулей Интерфейс 32I/Os_2,Для подключения досок/модулей Интерфейс 32I/Os_3,Для подключения досок/модулей Интерфейс SDRAM Для подключения платы SDRAM Также работает как расширительные разъемы FPGA CPLD pins ЖК-интерфейс,Для подключения LCD22, LCD12864, LCD1602 Однопроводной интерфейс:Легко подключается к однопроводным устройствам (К-92 посылка вке), таким как датчик температуры (DS18B20), электронный регистрационный номер (DS2401) и т. д. 5V DC jack Джойстик:Пять позиций Зуммер Потенциометр:Для регулировки подсветки LCD22 или регулировки контрастности LCD12864, LCD1602 Выключатель питания Перемычка зуммера Однопроводная перемычка Перемычка для джойстика

DVK600 поддерживает широкий спектр различных материнских плат, поэтому некоторые интерфейсы могут быть не подключены и бесполезны при подключении к определенной материнской плате. Например, при подключении к Core3S500E/CoreEP2C8, 32I/Os_3 'не подключен.

Что на Core3S500E XC3S500E:Устройство плис XILINX Spartan-3E, которое имеет: Рабочая частота:50 МГц Рабочее напряжение:1,15 в ~ 3,3 В Посылка:QFP208 I/Os:116 LEs:500K RAM:360 КБ DCMs:4 Отладка/программирование:Поддержка jtag AMS1117-3.3,Регулятор напряжения 3,3 В AMS1117-2.5,Регулятор напряжения 2,5 в AMS1117-1.2,Регулятор напряжения 1,2 в XCF04S,Встроенная последовательная флэш-память для хранения кода Индикатор питания Светодиоды Индикатор инициализации FPGA Кнопка сброса Кнопка nCONFIG:Для повторной настройки чипа FPGA эквивалент перезагрузки питания Активный кварцевый генератор 50 м Интерфейс JTAG:Для отладки/программирования Расширитель контактов FPGA,VCC, GND и все порты ввода-вывода доступны на разъемах расширения для дальнейшего расширения Фотографии

Примечание:Open3S500E не интегрирует функции программирования/отладки, требуется программатор/отладчик.Дополнительные платы на фото не входят в стандарпосылка упаковку Open3S500E.

Примеры

Макетная плата Open3S500E FPGA поставляется с различными примерами кодов для поддерживаемых периферийных устройств, которые позволяют быстро начать разработку собственного приложения.

Периферийный Описание Интерфейс Маног VHDL AT24CXX EEPROM I2C Y Y FM24CXX Фрам I2C Y Y AT45DBXX DATAFLASH SPI Y PCF8563 RTC I2C Y PCF8591 4xAD, 1xDA I2C Y DS18B20 Датчик температуры 1-провод Y SP3232 Серийная связь UART Y Y SP3485 Серийная связь UART Y Y PL2303 USB для UART UART Y Y CY7C68013A Usb-устройство I/Os Y Зуммер Звуковое устройство 1I/O (PWM) Y Y Клавиатура PS/2 Входное устройство PS/2 Y Y Одиночные кнопки Входное устройство ---- Y Y 4x4 клавиатура Входное устройство 8I/Os Y Y Джойстик Входное устройство 5I/Os Y Y Светодиодный Устройство отображения ---- Y Y 8 seg светодиодный Устройство отображения 13I/Os Y Y Монитор VGA Устройство отображения VGA Y Y Символьный ЖК Устройство отображения 11I/Os Y Y Графический ЖК Устройство отображения 11I/Os Y Y Интерфейс отладки/программирования

Макетная плата Open3S500E FPGA объединяет интерфейс JTAG для программирования/отладки.

Ресурсы для развития

Макетная плата Open3S500E FPGA поставляется с руководством пользователя CD, включая ресурсы разработки, перечисленные ниже:

Сопутствующее программное обеспечение (Xilinx ISE 12-Поддерживает Winxp/Win7, не поддерживает Win8) Демонстрационный код (каног, VHDL) Схема (PDF) Документации по разработке ПЛИС Посылка содержит